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時序收斂

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時序收斂（英語：Timing closure）是現(xiàn)場可編程邏輯門陣列、專用集成電路等集成電路設計過程中，調(diào)整、修改設計，從而使得所設計的電路滿足時序要求的過程。

時序收斂（英語：Timing closure）是現(xiàn)場可編程邏輯門陣列、專用集成電路等集成電路設計過程中，調(diào)整、修改設計，從而使得所設計的電路滿足時序要求的過程。收起

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