• 聊聊芯片Debug模塊及其應(yīng)用

  在芯片設(shè)計中，通常都會增加一些debug(調(diào)試)電路邏輯，方便定位軟硬件問題。增加這些debug電路的基本要求對系統(tǒng)原有的正常操作無影響，否則可能會出現(xiàn)heisenbug。因此，debug邏輯電路通常用額外的專用資源去實現(xiàn)，debug面積占用超過總芯片面積5%的芯片也不在少數(shù)。

  專芯致志er

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  06/05 08:30

  芯片設(shè)計 Debug

  
• 芯片軟件巨頭Synopsys 的產(chǎn)品線

  Synopsys是集成電路行業(yè)的“全鏈路工具提供商”，從芯片架構(gòu)、設(shè)計、驗證、實現(xiàn)、簽核（signoff）、制造測試到后期的硅生命周期管理，它幾乎覆蓋了芯片從“構(gòu)想到出廠”的每一個關(guān)鍵環(huán)節(jié)。

  老虎說芯

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  06/03 15:35

  芯片設(shè)計

  
• 在晶圓流片過程中，什么是ECO？

  在芯片設(shè)計領(lǐng)域，ECO（Engineering Change Order，工程變更指令） 是一個關(guān)鍵概念，下面從定義、作用、實施流程及實際應(yīng)用等方面詳細(xì)介紹：

  國芯制造

  959

  05/30 13:18

  芯片設(shè)計 流片

  
• 臺積電將在德國慕尼黑開設(shè)芯片設(shè)計中心！

  臺積電5月27日宣布，將在德國慕尼黑新建芯片設(shè)計中心，預(yù)計2025年第三季度正式啟用。這是臺積電在全球AI浪潮下的重要戰(zhàn)略舉措，也是其在歐洲市場的關(guān)鍵布局。

  芯片大師

  924

  05/30 11:00

  臺積電 芯片設(shè)計

  
• AI EDA開啟芯片設(shè)計的智能化新時代

  隨著人工智能（AI）技術(shù)的飛速發(fā)展，電子設(shè)計自動化（EDA）領(lǐng)域正經(jīng)歷一場深刻的變革。AI EDA 工具的出現(xiàn)，不僅為芯片設(shè)計帶來了更高的效率和優(yōu)化性能，還推動了整個半導(dǎo)體行業(yè)的技術(shù)進(jìn)步。本文將對 AI EDA 進(jìn)行全面綜述，探討其技術(shù)原理、應(yīng)用場景、優(yōu)勢挑戰(zhàn)以及未來發(fā)展趨勢。

  志芯

  1611

  05/29 16:37

  eda 芯片設(shè)計

  
• 上海芯片設(shè)計Fabless公司最全梳理（記得點贊收藏）

  基于上海市半導(dǎo)體設(shè)計Fabless公司的分類整理，了解其核心業(yè)務(wù)和技術(shù)特點，涵蓋了邏輯、存儲、模擬、射頻接口、傳感器、AI芯片等。

  芯科技圈

  2029

  05/28 15:30

  芯片設(shè)計 fabless

  
• 芯片設(shè)計時序優(yōu)化 -- register slice

  在芯片設(shè)計中，經(jīng)常會遇到時序違例的問題，通常的解決方式就是插入寄存器，也就是打拍。但對于握手信號來說（例如AXI總線中的ready和valid信號），直接打拍會導(dǎo)致valid和ready不滿足正確的握手關(guān)系，從而導(dǎo)致數(shù)據(jù)漏采樣或者重復(fù)采樣。

  芯片架構(gòu)筆記

  1560

  05/26 08:30

  芯片設(shè)計

  
• 在工藝研發(fā)階段，芯片設(shè)計公司如何跟晶圓廠合作？

  在工藝研發(fā)階段，芯片設(shè)計公司與晶圓廠的合作是一個高度協(xié)同的、系統(tǒng)化的技術(shù)開發(fā)過程，目的在于構(gòu)建一套可量產(chǎn)的、性能可控的制造工藝平臺。

  老虎說芯

  943

  05/19 09:55

  芯片設(shè)計 晶圓廠

  
• 芯片可測性設(shè)計中的Procedural Description Language

  PDL（Procedural Description Language，過程描述語言）是IEEE 1687（IJTAG）標(biāo)準(zhǔn)的一部分，用于描述對嵌入式器件的操作過程。它是一種高級命令語言，能夠指導(dǎo)器件如何生成測試模式，而不是直接描述測試模式本身。PDL的主要功能是提供一種標(biāo)準(zhǔn)化的方式來描述對嵌入式器件的操作，使得這些操作可以在不同層次的硬件結(jié)構(gòu)中被復(fù)用。

  志芯

  807

  05/19 08:53

  芯片設(shè)計 芯片測試

  
• 芯片可測性設(shè)計中的ICL模型

  ICL（Instrument Connectivity Language）是IEEE 1687（IJTAG）標(biāo)準(zhǔn)的一部分，用于描述芯片內(nèi)嵌入式器件的連接性和訪問方式。它是一種硬件架構(gòu)描述語言，專注于定義器件之間的連接關(guān)系，而不涉及器件內(nèi)部的具體操作細(xì)節(jié)。ICL的主要作用是提供一種標(biāo)準(zhǔn)化的方式來描述嵌入式器件的連接網(wǎng)絡(luò)，以便實現(xiàn)對這些器件的高效訪問和控制。

  志芯

  815

  05/16 15:10

  芯片設(shè)計 ICL模型

  
• LVS和DRC檢查有什么區(qū)別？芯片設(shè)計為什么需要這兩道 “關(guān)卡”？

  在芯片設(shè)計的世界里，LVS（Layout vs Schematic，版圖與原理圖一致性檢查）和 DRC（Design Rule Check，設(shè)計規(guī)則檢查）是確保芯片功能正確和可制造性的兩大核心驗證步驟。這兩者如同建筑工程中的 “圖紙核對” 與 “施工規(guī)范檢查”，雖目標(biāo)不同，但共同守護(hù)著芯片從設(shè)計到量產(chǎn)的生命線。本文將用通俗易懂的語言，結(jié)合實際案例，帶您深入理解它們的區(qū)別與協(xié)作。

  國芯制造

  2894

  05/16 14:21

  芯片設(shè)計 原理圖

  
• 芯片前端設(shè)計與后端設(shè)計的區(qū)別

  前端設(shè)計（Front-end Design）：聚焦于電路的邏輯功能實現(xiàn)。本質(zhì)上是在“紙上”設(shè)計電路，包括芯片要“干什么”，要“如何運算”。后端設(shè)計（Back-end Design）：關(guān)注的是物理實現(xiàn)方式，即如何將前端定義的電路“落地”，在硅片上“做出來”。

  老虎說芯

  1192

  05/14 09:45

  芯片設(shè)計

  
• 重磅嘉賓搶先看！AI芯片與創(chuàng)新應(yīng)用發(fā)展大會暨產(chǎn)業(yè)對接會即將啟幕

  5月22日，由深圳市半導(dǎo)體與集成電路產(chǎn)業(yè)聯(lián)盟（SICA深芯盟）主辦，南山區(qū)人民政府、國家集成電路設(shè)計深圳產(chǎn)業(yè)化基地、深圳市前海深港基金小鎮(zhèn)發(fā)展有限公司共同協(xié)辦的“AI芯片與創(chuàng)新應(yīng)用發(fā)展大會暨產(chǎn)業(yè)對接會”將在深圳南山區(qū)前海深港基金小鎮(zhèn)路演中心舉行。 本次活動將聚焦“AI算法、算力與應(yīng)用場景協(xié)同創(chuàng)新”，特邀頂尖AI專家、頭部芯片廠商及多領(lǐng)域應(yīng)用領(lǐng)軍企業(yè)，與海思、華為云、阿里達(dá)摩院、國民技術(shù)、國微芯等一

  與非網(wǎng)編輯

  1098

  05/14 07:09

  半導(dǎo)體 AI芯片

  
• 芯片前端設(shè)計中常用的軟件和工具

  前端設(shè)計是數(shù)字芯片開發(fā)的初步階段，其核心目標(biāo)是從功能規(guī)格出發(fā)，最終獲得門級網(wǎng)表（Netlist）。這個過程主要包括：規(guī)格制定、架構(gòu)設(shè)計、HDL編程、仿真驗證、邏輯綜合、時序分析和形式驗證。

  老虎說芯

  724

  05/12 13:30

  芯片設(shè)計

  
• Calibre LVS 常用規(guī)則命令詳解

  版圖與電路圖驗證（Layout Versus Schematic, LVS）是集成電路（IC）設(shè)計流程中至關(guān)重要的一步，其目的是確保物理版圖在器件、連接關(guān)系以及可選的器件參數(shù)方面精確地反映了原始電路圖（網(wǎng)表）的設(shè)計意圖1。西門子?EDA?的Calibre? nmLVS??工具是業(yè)界領(lǐng)先的?LVS?解決方案，通過比較版圖和電路圖中的器件及連接性，在完整的?IC?驗證工具套件中扮演著關(guān)鍵角色?2。

  白話IC

  3639

  05/12 11:00

  電路圖 芯片設(shè)計

  
• 芯片設(shè)計過程中常用的軟件EDA工具

  前端設(shè)計關(guān)注芯片邏輯功能的實現(xiàn)，核心過程包括規(guī)格制定、HDL設(shè)計、仿真驗證、邏輯綜合、時序分析等。

  老虎說芯

  1649

  05/12 08:30

  芯片設(shè)計 eda工具

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